可以大幅加快设计周期

Cadence设计系统公司日前宣布中国的海思半导体有限公司使用Cadence Virtuoso加速并行仿真器实现了验证流程的巨大进步。海思使用这种备受好评的仿真器检验其复杂的ASIC。加速并行仿真器被世界顶级的模拟设计团队广泛采用，可以大幅加快设计周期，同时提供更全面的仿真覆盖，防范错误。

“我们认识到我们的高端设计需要更快更全面的验证，比如PLL和ADC，”海思模拟设计部门主管王小渭说。“用Cadence Spectre电路仿真器的结果作为基准，通过使用不同CPU配置, 加速并行仿真器可以对多种电路实现 到24倍的加速，大大提高了我们大型后仿验证的仿真能力。总的来说，加速并行仿真器能为我们的设计验证提高40%的效率，超出了我们的期待。它完美结合到Virtuoso IC 6.1统一定制/模拟流程，让我们的工程师能够缩短设计周期，同时提高仿真覆盖率。”

海思公司总部位于深圳，为通信网络和数字媒体提供ASIC与解决方案。这些ASIC被广泛应用于全球100多个国家和地区。海思在北京、上海、硅谷(美国)和瑞典都有设计部门。

“Cadence Virtuoso加速并行仿真器提供了新一代SPICE精确仿真能力，让设计团队能够加快验证流程，同时提高其一次性芯片成功的信心，”Cadence硅实现部门产品营销部主管David Desharnais说。“通过采用Virtuoso流程框架内的产品，海思那样的设计团队获得了从前端设计到验证的定制/模拟流程，让他们能够更有效率地开发项目，而且没有降低质量的风险。”

Virtuoso加速并行仿真器支持EDA 60理念，通过广泛的晶圆厂支持、模型与电路验证帮助确保设计意图保持不变。统一的设计意图是成功的关键，也是高效硅实现的关键，这是EDA 60的主要原则之一。
专为儿童研制的止咳药
黑龙江癫痫病医院地址
韧带拉伤怎么恢复快